2030年芯片晶体管达万亿规模！TSMC制程与封装技术双向推进，在最近的IEDM 会议上，台积电(TSMC) 展示了万亿晶体管的路线图，该计划与英特尔去年公布的计划类似。这些超大规模芯片将采用先进的封装技术将多个单芯片集成在一起。
到2030年芯片晶体管将达到数万亿个
在最近的IEDM 会议上，台积电(TSMC) 展示了万亿晶体管的路线图，该计划与英特尔去年公布的计划类似。这些超大规模芯片将采用先进的封装技术将多个单芯片集成在一起。与此同时，台积电还致力于开发拥有2000亿个晶体管的单芯片。为了实现这一目标，该公司确认正在开发2纳米级N2和N2P生产节点，并计划在2030年推出1.4纳米级A14和1纳米级A10制造工艺。
台积电的发展路线图在IEDM大会上展示了封装技术的前景。近年来，由于芯片制造商面临技术和财务挑战，领先工艺技术的研发速度有所放缓。台积电与其他公司一样面临着同样的挑战。不过，作为全球最大的晶圆代工厂，台积电有信心在未来五到六年内提高其生产节点的性能、功耗和晶体管密度，并推出2nm、1.4nm和1nm节点。
据台积电称，英伟达的800 亿个晶体管GH100 是市场上最复杂的单芯片处理器之一，预计很快就会出现拥有超过1000 亿个晶体管的更复杂的单芯片。然而，制造如此大型的处理器变得越来越复杂和昂贵，因此许多公司选择多芯片设计。例如AMD的Instinct MI300X和Intel的Ponte Vecchio都是由数十块芯片组成。
随着芯片设计变得越来越复杂、集成度越来越高，台积电需要跟上代工客户的需求。因此，台积电将在工艺和封装技术上不断创新。更先进的工艺可以带来更高的晶体管密度，而更先进的封装技术可以加快芯片规模的扩大。几年后，我们将看到由超过万亿个晶体管组成的多芯片解决方案，我们将看到拥有多达2000亿个晶体管的单芯片处理器的出现。
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